Spartan-3A Starter Kit専用のDDR2-SDRAMコントローラをMIGで生成するとTCLエラーになってしまった。(ISE12.1とISE11.5のVerilogプロジェクト)
そのまま、プロジェクトのプロパティをVHDLにして、新しいMIGコアをCoregenで生成しようとしたら、coregen_lockファイルが見つかったというダイアログが出てきた。
これを回避するには、プロジェクトフォルダの下のipcore_dirフォルダにcoregen_lockというファイルがあるので、それを削除してから、MIGのIPを生成すれば良い。
でも、VHDLプロジェクトでもTCLエラーで生成出来なかった。
(2010/06/01:追記) CoregenでMIGを生成したらできました。
そのまま、プロジェクトのプロパティをVHDLにして、新しいMIGコアをCoregenで生成しようとしたら、coregen_lockファイルが見つかったというダイアログが出てきた。
これを回避するには、プロジェクトフォルダの下のipcore_dirフォルダにcoregen_lockというファイルがあるので、それを削除してから、MIGのIPを生成すれば良い。
でも、VHDLプロジェクトでもTCLエラーで生成出来なかった。
(2010/06/01:追記) CoregenでMIGを生成したらできました。