前回はシミュレーション時にエラーが出てしまった。今回はシミュレーション時のエラーを解消した。具体的には、rgb2dvi IP を削除した。
前回、シミュレーション時のエラーは rgb2dvi IP のみで発生しているので、それを削除しようということになったが、今回、結局 rgb2dvi IP を削除した。
そして、バグを発見した reset はアクティブ・ローだったので resetn に変更した。テストベンチもリセットがアクティブ・ハイの仕様になっていたので、2日間、回路が動作しなかった。orz...
発覚後、直ぐに修正。
また、reg_set_axi_lite_master IP のバージョンも古かった。”Vivado 2014.4でのVerilog HDLで記述したROM の初期化データの扱い”を参考にして新しい reg_set_axi_lite_master IP に入れ替えた。
新しいプロジェクトとV_ZYBO_CAMDS ブロックデザインを示す。
シミュレーションを行った。
reg_set_axi_lite_master がレジスタを設定しているのが見える。
でも、まだ動いたばかりでAXI VDMA のアドレスと設定値がいい加減なので、設定値を決める必要がある。